Synplify Premier

 Premier 包括识别仪器，以提供一种易于使用的方法，以查找在板上运行的 FPGA 设计中的功能错误。该解决方案提供模拟器，如对已实现的 FPGA 硬件的可见性，并查看直接叠加在 RTL 代码上的运行 FPGA 的实际信号值。通过这种方式，用户可以以目标操作速度执行系统内调试。

Premier 旨在接受优化的 RTL、第三方以及内部/先前开发的 IP，从而进行广泛的设计探索和更快的实现。

 

综合卓越功能：

基于 FPGA 的原型支持的自动门控时钟转换
集成识别 RTL 调试器以快速查找功能错误
用于高可靠性和安全性设计的自动化设计，包括 DO-254、ISO 26262 和 IEC 61508
与 VCS 模拟器集成，直接支持设计软件 IP
更佳结果质量 （QoR），用于计时性能和区域/成本降低
支持单机或多机合成的分布式合成
加速运行时间较多提供 3 倍的运行时间，支持每个许可证较多 4 个处理器
自动存储器和 DSP 推论提供了结果的更佳区域、功率和定时质量
广泛的语言支持与VHDL，维里洛语，系统视频，VHDL-2008和混合语言合成
通过 HDL 分析师和分层调试流进行高级设计调试和诊断